2012 1st Test-Strategy Industry-Academia Panel

記憶體與邏輯堆疊三維積體電路之測試與可靠度挑戰

Test and Reliability Challenges of Logic-Memory Stacked 3D ICs

將多顆晶粒垂直堆疊起來並利用矽穿孔（through silicon via, TSV）當作晶粒與晶粒間連接線之3D IC，已是大家公認為未來IC設計主要技術之一。3D IC技術的一個重要應用是邏輯與記憶體堆疊。我們都知道記憶體牆（memory wall）是造成目前數位系統性能上的瓶頸，這是由於記憶體晶片與處理器晶片間IO個數的限制造成資料傳輸頻寬受到限制。若利用3D IC技術，則可以把處理器晶粒與記憶體晶粒作堆疊，因為可以用非常多TSV作為兩個晶粒間之傳輸線，所以可以達到非常高之資料傳輸頻寬且所須消耗之能量也可以降低。換言之，3D IC技術可以有效解決記憶體牆之問題。然而，邏輯與記憶體堆疊所衍生出一些測試與可靠度的相關議題亟待解決，因此本次測試產學座談我們將邀請業界與學界相關專家針對邏輯與記憶體堆疊可能產生之測試與可靠度之挑戰提出他們的看法並與大家分享與討論。